Как называется одноразрядная суммирующая схема с тремя входами

2.13.2. Одноразрядный сумматор

Сумматоры выполняют арифметическое сложение чисел, которое производится начиная с младших разрядов чисел. В каждом разряде сумматора выполняются одинаковые действия, т. е. суммируются две двоичные цифры в со­ответствии с правилами сложе­ния двоичных цифр.

При сложении двух единиц возникает единица переноса в старший разряд, которую нужно учесть при сложении цифр следующего разряда. Поэтому в каждом разряде сумматора необходимо предусмотреть возможность суммирования трех цифр: двух цифр слагаемых и единицы переноса из младшего разряда. В свою очередь, в каждом разряде необходимо сформировать не только значение одного разряда суммы, но и значение единицы переноса в соседний старший разряд. Таким образом, сумматор для сложения многоразрядных чисел можно построить из одинаковых схем, каждая из которых выполняет сложение двух цифр слагаемых и переноса из младшего разряда. Такая схема называется одноразрядным сумматором. Одноразрядный сумматор представляет собой комбинационную схему с тремя входами и двумя выходами, логика работы которой соответствует следующей таблице истинности (табл. 2.13).

Одноразрядные сумматоры

Различают два типа одноразрядных сумматоров: неполные и полные сумматоры.

Неполным одноразрядным сумматором (полусумматором) называют комбинационное устройство с двумя входами и двумя выходами, выполняющее сложение двух одноразрядных чисел по правилам двоичной арифметики. Полусумматор используется при сложении самых младших разрядов двух двоичных чисел. На его входы поступают сигналы младших (нулевых) разрядов А0, В0, а с выходов снимаются сигналы нулевого разряда суммы 50 (5 – Sum) и переноса С< (С – Carry) в первый разряд. Правила функционирования полусумматора отображены в табл. 4.1, а условное графическое обозначение показано на рис. 4.1, а.

Как следует из табл. 4.1, полусумматор реализует логические функции сложения по модулю два (неравнозначности, исключающего ИЛИ) и конъюнкции (логического умножения):

(4.1)

На рис. 4.1, б, в показана схемная реализация полусумматора и операции сложения по модулю два на элементе 2И-ИЛИ-НЕ.

Рис. 4.1. Условное графическое обозначение полусумматора (а), его логическая схема (б) и реализация операции сложения по модулю два на элементе 2И-ИЛИ-НЕ (в)

Полным одноразрядным сумматором называют комбинационное устройство с тремя входами и двумя выходами, выполняющее сложение трех одноразрядных чисел по правилам двоичной арифметики.

Полные одноразрядные сумматоры используются в многоразрядных сумматорах при сложении разрядов двоичных чисел, начиная с первого. На входы сумматора поступают сигналы Ai, Bi i-го разряда и сигнал Сх переноса из предыдущего разряда, с выхода снимаются сигналы текущего разряда суммы переноса Ci + X в следующий разряд. Правила функционирования полного сумматора отображены в табл. 4.2, его условное графическое обозначение приведено на рис. 4.2.

Как следует из табл. 4.1 и 4.2, при С. = 0 полный сумматор выполняет функции полусумматора. На основании

Рис. 4.2. Условное графическое обозначение полного сумматора

табл. 4.2 можно получить различные формы аналитического описания и, следовательно, схемного представления полного сумматора.

Пример 4.1. По данным табл. 4.2 составим выражение для суммы в СДНФ и преобразуем его, учитывая (4.1):

(4.2)

Используя карту Карно (рис. 4.3, а) и формулу , запишем выходной сигнал переноса в виде

(4.3)

На рис. 4.3, б изображена схема полного одноразрядного сумматора, построенная в соответствии со структурными формулами (4.2) и (4.3).

Пример 4.2. Составим схему полного сумматора из двух полусумматоров. Для этого, воспользовавшись табл. 4.2, запишем выражение для переноса в (i + 1)-й разряд в СДНФ и преобразуем его:

(4.4)

На рис. 4.3, в приведена схема полного сумматора, построенная на основе полусумматоров в соответствии с выражениями (4.2) и (4.4).

Большая Энциклопедия Нефти и Газа

Быстродействие одноразрядного комбинационного сумматора характеризуется временем установления выходных сигналов суммы и переноса после установления сигналов на входах сумматора. Наиболее важным является время распространения сигнала переноса в одноразрядном сумматоре, так как при образовании многоразрядного сумматора из одноразрядных схем сигнал переноса может распространяться от разряда к разряду. Это время определяется временами задержек в логических элементах и количеством последовательно включенных элементов в схеме распространения сигнала переноса.  [4]

Быстродействие одноразрядного комбинационного сумматора характеризуется временем установления выходных сигналов суммы и переноса после установления сигналов на входах сумматора. С точки зрения быстродействия наиболее важно время распространения сигнала переноса, так как при построении многоразрядного сумматора из одноразрядных сигнал переноса может распространяться последовательно от разряда к разряду. ЛЭ и количеством последовательно включенных элементов в схеме распространения сигнала переноса, поэтому схемы одноразрядных комбинационных сумматоров желательно строить так, чтобы число элементов в схеме распространения сигнала переноса было минимальным.  [5]

Быстродействие одноразрядного комбинационного сумматора характеризуется временем установления выходных сигналов суммы и переноса после установки сигналов на входах сумматора. Наиболее важным является время распространения сигнала переноса в одноразрядном сумматоре, так как при образовании многоразрядного сумматора из одноразрядных схем сигнал переноса может распространяться от разряда к разряду. Это время определяется временами задержек в логических элементах и количеством последовательно включенных элементов в схеме распространения сигнала переноса.  [6]

Так как одноразрядные комбинационные сумматоры рассчитаны на одновременное поступление всех входных сигналов, включая и сигнал переноса из младшего разряда, то длительность кодовых сигналов слагаемых должна быть не меньше максимального времени суммирования.  [8]

Схема состоит из одноразрядных комбинационных сумматоров с тремя входами; число сумматоров п равно разрядности чисел в машине.  [10]

В § 3.5 был рассмотрен одноразрядный комбинационный сумматор ш основе диодно-резистивной матрицы. Такую матрицу можно усматривать как простейшую форму ПЗУ, в котором каждому на — iopy входных переменных соответствует сумма, записанная в его пределенную ячейку.  [11]

Составить таблицу истинности логики работы одноразрядного комбинационного сумматора на три входа; по таблице записать логические уравнения для сигнала суммы и сигнала переноса по единицам и упростить полученные выражения; построить схемы сумматора, удовлетворяющие упрощенным у решениям.  [12]

На рис. 3.38 приведена структурная схема одноразрядного комбинационного сумматора на полусумматорах, а на рис. 3.39 — три разряда параллельного многоразрядного комбинационного сумматора.  [14]

Сначала рассматривается более простая задача построения одноразрядного комбинационного сумматора при отсутствии переноса с предыдущего разряда. Этот случай представляет интерес, например, при суммировании знаковых разрядов или так называемом поразрядном суммировании кодов чисел, а также для младшего разряда многоразрядного сумматора, если отсутствует циклический перенос.  [15]

Двоичные сумматоры

Двоичными сумматорами (рис. 3.18) называют логические устройства, выполняющие операцию сложения двух чисел, представленных в двоичном коде.

Рис. 3.18. Двоичный сумматор

В зависимости от способа обработки чисел различают последовательные и параллельные сумматоры. Первые строятся на основе одноразрядной суммирующей схемы. В таких устройствах сложение двух чисел производится поразрядно, последовательно во времени. Параллельные сумматоры комбинационного типа представляют собой композиции одноразрядных суммирующих схем, причем обработка чисел в таких устройствах осуществляется одновременно во всех разрядах. Задача здесь сводится к синтезу одноразрядных сумматоров и организации цепей переноса в соответствии с заданными требованиями на быстродействие.

Одноразрядные двоичные сумматоры. В цифровых устройствах применяются одноразрядные суммирующие схемы на два и три входа, причем первую называют полусумматором, вторую -полным одноразрядным сумматором.

Рассмотрим синтез полусумматоров, имеющих два входа а и Ъ. Выходными сигналами такого устройства являются сумма S

и перенос Р, которые вырабатываются согласно табл. 3.9 функционирования данного устройства.

Из табл. 3.9 следует, что полусумматор описывается двумя переключательными функциями:

S = a b + a b , Р = а-Ь (3.1)

либо S =а b + а-Ь, Р = а-Ь. (3.2)

Реализация соотношений (3.1) или (3.2) требует наличия, во-первых, логических элементов И, ИЛИ, НЕ, во-вторых, прямых а, b и инверсных а, b кодов слагаемых. Воспользовавшись правилом инверсии, преобразуем (3.1) к виду, позволяющему построить полусумматор на логических элементах И-НЕ (рис. 3.19, а).

В результате преобразования получим:

S= а-(Р) + Ь-(Р) ;Р = а Ь.

Приведем последние выражения к виду, удобному для построения полусумматора только на элементах И-НЕ:

S=a-Pb-P P=ab. (3.3)

Переключательные функции (3.3) реализуются на четырех двухвходовых схемах И-НЕ и одном инверторе.

Рис. 3.19. Полусумматор: а — реализация на элементах И-НЕ, И-ИЛИ-НЕ; б — условное обозначение

Сумматор в отличие от полусумматора должен воспринимать не два, а три входных сигнала: два слагаемых а, b и сигнал переноса с предыдущего разряда Р. Сумматор можно построить из двух полусумматоров и одной схемы ИЛИ (рис. 3.20).

Рис. 3.20. Полный одноразрядный сумматор на основе полусумматоров: а — схема; б — условное обозначение

Однако такая схемотехническая реализация не является экономичной ни по числу используемых логических схем, ни по быстродействию. Поэтому схему сумматора синтезируют как единое устройство [7].

Составим таблицу функционирования полного одноразрядного сумматора (табл. 3.10).

Из табл. 3.10 следует:

S = a b P + a b P + a b P + a b-P, (3.4)

P=abP+ab P + a b P +ab-P.

Используя диаграммы Вейча можно преобразовать выражение до результата:

S= abP + abP + ab-P+ab-P, (3.5)

P = ab + ap + bp.

Для реализации сумматора по соотношениям (3.1) либо (3.5) требуются схемы И, ИЛИ, НЕ, а также парафазные входные сигналы.

Можно построить и более экономичные схемы, если преобразовать функцию S таким образом, чтобы функция Р либо ее инверсия входила явно в функцию S. Этот прием упрощения предполагает, что функция Р уже реализована, и мы хотим добиться упрощения структуры для S, имея в качестве базовой схемы логическую схему функции Р. Считая Р четвертой независимой переменной, построим таблицу истинности для 5 (табл. 3.11).

В табл. 3.11 избыточные комбинации, т. е. такие, которые не могут встретиться при работе сумматора, отмечены крестиками, т. е. функция 5 по отношению к набору переменных a, b, р, Р является не полностью определенной. Используя еще раз диаграммы Вейча, можно доопределить данную функцию и результат преобразования примет вид:

S=abP + Pa + Pb + PP , (3.6)

P = ab + ap + bp.

Функции (3.6) удобно реализовать в базисе И-ИЛИ-НЕ, что и показано на рис. 3.21.

Рис. 3.21. Схема одноразрядного сумматора с парафазными входными сигналами